뉴로모픽 아키텍처 기반 FPGA 보드에 적용 가능한 이미지 전처리 기법 및 시각화 도구 구현

초록

본 논문에서는 AI, IoT 및 차세대 신경망인 SNN 프레임워크를 지원하는 장치 프로그램 개발 도구인 NA-Designer에서 뉴로모픽 아키텍처 기반 FPGA 보드에서 효율적으로 연산작업을 수 행할 수 있도록 이미지 전처리 과정을 설계하고 구현하였으며, 연산 과정에서 가중치를 시각화 할 수 있는 도구를 구현하였다. 광학기술 및 반도체 기술의 발전에 따라 수집 가능한 이미지의 해상도는 높아지고 있으나 뉴로모픽 아키텍처 기반의 FPGA 보드에서 직접 사용하기에는 여러 제약이 따른다. 특히 해상도 높은 이미지를 입력으로 취급하는 경우에는 연산에 필요한 뉴론 등의 자원을 할당하기 어렵다. 따라서 성능 향상을 위해서는 뉴론 등의 자원을 확보하기 위하 여 입력 데이터를 저해상도 이미지로 변환하는 이미지 전처리 기법이 필요하지만, 비전공자들이 사용하기에는 기술적 어려움이 따른다. 따라서 본 논문에서는 간단하게 대상 이미지에 대하여 축소 크기와 보간법만을 선택하여 이미지를 축소하는 이미지 전처리 컴포넌트를 구현하였다. 또한 FPGA 보드에서 시간이 흐름에 따라 변화하는 연산 가중치 값을 시각화 해주는 도구를 구현하였다. 구현된 도구를 이용하여, 사용자들은 GUI 기반의 NA-Designer에서 간단한 파라미터 입력만으로 뉴로모픽 이키텍처기반 FPGA 보드에 적용 가능한 이미지를 전처리할 수 있으며, 하드웨어의 정보 또한 간편하게 시각화할 수 있어 제한된 자원에서 효율적으로 IoT 응용을 개발할 수 있을 것이다.