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초록
본 논문은 신경회로망을 위한 12 bit 병렬 곱셈기를 제안하였다. 부분곱과 병렬구조의 곱셈의 재배치를 통하여 마지막 덧셈을 생략할 수 있는 방법을 제안하였다.Radix-4 Booth 알고리즘과 Baugh-Wooley의 알고리즘을 이용하여 부호 비트의 확장과 캐리의 전파를 감소시켰다. 제안된 곱셈기는 기존의 Kolagolta에 의해 제안된 곱셈기에 비해 Area*Speed의 면에서 비교할때 평균적으로 23%이상의 향상된 성능을 보인다.
- 제목
- 부분곱 재배치와 최종 연산과정이 없는 고속 병렬 Array구조 곱셈기 설계
- 제목 (타언어)
- A Method for Rearragment of Partial Product and Generation of Parallel Array Multiplier Without Final Addition
- 저자
- CHUNG DUCK JIN
- 학회명
- 1998 컴퓨터 및 인공지능 연구회 학술 발표회