Gate-All-Around FET의 전체 공정 과정과 핵심 공정모듈 고찰

초록

반도체 산업에서 고집적화와 칩 성능 향상을 위해 트랜지스터의 다운 스케일링에 대한 요구가 계속되어왔다. 지느러미 형태의 트라이-게이트 구조가 3 nm 이하 공정에 있어 한계를 가짐으로써, 게이트가 채널을 모두 감싸는 GAAFET에 대한 연구가 활발히 진행되고 있다. GAAFET은 실리콘 채널의 모든 면을 게이트가 둘러싸는 형태로 우수한 게이트 통제성을 가지고 채널 너비, 수, 두께 등 다양한 파라미터를 통해 세분성을 갖는 것이 장점이다. 본 논문에서는 GAA 구조에 관한 특성과 다중 적층 나노시트의 공정과정, SiGe 선택 식각 등을 포함하는 핵심 공정모듈에서의 이슈에 대해 현재까지 연구된 것들을 바탕으로 양산 가능성의 범위에서 개선사항을 비교 및 제시한다.

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