3단구성의 DLL회로설계

초록

제안한 DLL 회로는 위상 오차를 Digital Mode로 tuning하는 3단 Register controlled DLL 구조를 바탕으로 하였다. 낮은 해상도가 단점이던 디지털 DLL의 해상도를 높이기 위해 Vernier Delay Line을 사용하여서 해상도를 평균 10ps 정도로 높였다. 250MHz에서 Coarse 위상 조정 블록은 500ps의 해상도를 가지며, Fine 위상조정블록은 70ps의 위상 해상도를 갖고, Ultra Fine 위상조정블록은 10ps의 해상도를 갖는다. 이와 같이 다른 resolution을 갖는 세 단의 위상 제어 블록을 사용함으로써 제한 없는 위상 조절 능력과 짧은 위상 위상잠김시간을 얻도록 설계하였다. 설계한 DLL 회로는 0.35 ㎛ CMOS technology로 시뮬레이션 되었다. 시뮬레이션 결과, 동작 주파수 250MHz인 경우의 평균 위상제어해상도는 12ps이며, 500 MHz인 경우에는 24ps, 800MHz의 경우에는 38ps였다. 동작 주파수가 높아질수록 resolution이 낮아지는 것으로 나타났다.